Conception dune matrice reconfigurable pour coprocesseur fortement coupléReport as inadecuate




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1 LIP - Laboratoire de l-Informatique du Parallélisme 2 ARIC - Arithmetic and Computing Inria Grenoble - Rhône-Alpes, LIP - Laboratoire de l-Informatique du Parallélisme 3 Kalray

Résumé : Cet article étudie la conception d-un opérateur reconfigurable à grain moyen fortement couplé, intégré dans un \textit{System on Chip} Soc haute performance et faible consommation. Nous présentons un environnement logiciel en cours de développement destiné à l-exploration architecturale d-une telle solution. L-architecture reconfigurable, très paramétrique, se compose d-une matrice de cellules à grain moyen plongée dans un réseau configurable orienté flot de donnée. Elle est associée à un compilateur qui génère la configuration à partir d-un programme en syntaxe C ou VHDL. Le fonctionnement de cet environnement est illustré sur 3 exemples : l-encryption AES, le corps de boucle d-une fonction de hachage SHA-1 et un filtre à réponse impulsionnelle finie FIR.





Author: Nicolas Brunie - Florent De Dinechin - Benoît De Dinechin -

Source: https://hal.archives-ouvertes.fr/



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