en fr Design of protections against Electrostatic discharges for advanced technologies on Silicon On insulator Conception de protections contre les décharges électrostatiques sur technologie avancée silicium sur isolant Report as inadecuate




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1 IMEP - Institut de Microélectronique, Electromagnétisme et Photonique 2 Institut de la Microélectronique, Electromagnétisme et Photonique

Abstract : In the microelectronics industry, the fabrication process for advanced technological nodes becomes more and more cumbersome and limiting in terms of cost. The electrostatic discharges ESD generated by the direct environment affect the circuits and constitute an important factor for the decrease of the yield and thus result in an increase of the costs. Apart from these difficulties, there are also issues arising from the physical limits of transistor integration when reaching the nanoscale.The Silicon on Insulator SOI technology was developed in order to bypass this difficulty. However, the integration of ESD protections limits its emergence due to the development complexity and the protection circuit needed. The goal of this work which was a collaboration between STMicroelectronics, CEA and IMEP was to evaluate the principal characteristics of this technology for electrostatic discharge protection and propose a novel protection strategy adapted for SOI.In fact, we were able to confirm from experimental results that the buried oxide BOX limits the performances in terms of robustness and narrows the window of conception for the triggering of the protections. A commanded bidirectional structure was developed on PDSOI and proposed as a solution to facilitate the thermal dissipation and improve the robustness.In order to extend this solution on FDSOI technology, a detailed study on the thyristor was performed. Analysis of the 3D simulations and experimental results permitted to propose an innovative strategy for ESD protections on FDSOI.

Résumé : Dans l’industrie de la micro-électronique, les efforts à fournir pour les nouvelles applications développées deviennent de plus en plus contraignants et difficiles à supporter en terme de coût. Les agressions provenant des décharges électrostatiques ESD générées par l’environnement direct sur les puces constituent un facteur important de la chute de rendement et donc des coûts. Ces difficultés s’ajoutent aux limites physiques plus strictes pour fabriquer des transistors lorsque l’on aborde des échelles nanométriques. La technologie Silicium sur Isolant SOI a été développée afin de contourner cette difficulté, mais l’intégration des protections ESD limite son émergence du fait de la complexité de la mise au point et du développement d’un réseau de protection pour la puce.L’objectif annoncé de ce travail de recherche, effectué en collaboration entre STMicroelectronics le CEA et l’IMEP est d’évaluer les caractéristiques principales de la technologie pour la protection contre les décharges et de proposer une stratégie innovante de protection adaptée au SOI. En effet, à partir de résultats expérimentaux, nous avons pu constater que l’oxyde enterré, le BOX, limite les performances en robustesse et diminue la fenêtre de conception pour le déclenchement des protections. Pour y remédier, une structure commandée bidirectionnelle a été développée sur PDSOI afin de faciliter la dissipation thermique et améliorer la robustesse. Pour prolonger cette solution sur technologie FDSOI, une étude approfondie sur le thyristor afin a été menée afin de porter cette solution. L’analyse de simulation 3D et de résultats silicium ont permis de proposer une stratégie de protections innovantes pour le thyristor sur FDSOI.

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Keywords : Gated Diode MOS capacitance ESD protection Triac SCR

Mots-clés : Protections ESD PDSOI FDSOI TLP TCAD IO Capacité MOS Diode à grille Thyristor





Author: Thomas Benoist -

Source: https://hal.archives-ouvertes.fr/



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