en fr Organized growth of semiconducting one-dimensional nanostructures in vertical porous templates for the fabrication of field effect transistors Croissance organisée de nanostructures semiconductrices uni-dimensionnelles danReport as inadecuate




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1 LPICM - Laboratoire de physique des interfaces et des couches minces Palaiseau

Abstract : The work of this thesis has to be incorporated within the framework of the reduction of the building blocks used for the fabrication of the components in integrated circuits, and more specifically within the framework of the bottom-up approach. The main idea of this work is to use one-dimensional 1D nanostructures as building blocks to fabricate field effect transistors. An original approach has been developed to collectively grow, handle and organize these nanostructures: the confined growth in the vertical and parallel pores provided by the self-arranged porous alumina structure. Porous anodic alumina PAA has been successfully synthesized on silicon substrates, and a novel porous stack has been fabricated using successive reactive ion etchings through a PAA layer as a hard mask. This porous stack is supposed to receive, organize the nanostructures, but also to provide the surrounding electrical contacts around every single nanostructure. In parallel, the growth of the 1D nanostructures that are silicon nanowires SiNWs and carbon nanotubes CNTs in PAA has been studied and optimized, using hot wire-assisted chemical vapor deposition HWCVD. First electrical measurements, performed on SiNWs grown inside such a structure, brought evidence that a conductive path has been created by SiNWs. By investigating the electrodeposition of metallic nanoparticles inside nano-porous materials, copper, nickel and gold nanoparticles have been deposited at the bottom of vertical alumina pores, as well as inside a porous multi-layer, so as to catalyze nanostructure growth. This allowed to successfully grow both SiNWs and CNTs inside a porous multi-layer. Finally, a study based on a lithographically patterned silica mask has been carried out in order to fabricate a localized porous stack, which is essential to protect some fragile surface areas from all the transistor fabrication steps.

Résumé : Le travail de cette thèse est à inscrire dans le cadre de la réduction des constituants élémentaires des composants des circuits intégrés, et plus particulièrement dans celui de l-approche bottom-up. L-idée principale de ce travail est d-utiliser des nanostructures unidimensionnelles 1D comme briques de base pour fabriquer des transistors à effet de champ. Une approche originale a été développée pour faire croître, manipuler et organiser collectivement ces nanostructures, à savoir la croissance confinée dans des pores parallèles et verticaux constituant la structure de l-alumine poreuse auto-arrangée. De l-alumine anodique poreuse AAP a été synthétisée avec succès sur des substrats en silicium, et un empilement poreux nouveau a été fabriqué par gravures plasma successives à travers une couche d-AAP faisant office de masque de gravure. Cet empilement poreux est censé accueillir et organiser les nanostructures, mais aussi fournir les contacts électriques entourant chacune de ces nanostructures. En parallèle, la croissance des nanostructures 1D que sont les nanofils de silicium SiNWs et les nanotubes de carbone CNT dans l-AAP a été étudiée et optimisée, en utilisant le dépôt chimique en phase vapeur assisté par filament chaud HWCVD. Les premières mesures électriques effectuées sur des SiNWs synthétisés dans une telle structure ont apporté la preuve qu-un chemin de conduction avait été établi grâce à ces SiNWs. En étudiant l-électrodépôt de nanoparticules métalliques dans des matériaux nano-poreux, du cuivre, du nickel et de l-or ont été déposés au fond de pores verticaux en alumine, ainsi que dans un empilement poreux, dans le but de catalyser la croissance de nanostructures. Ceci a permis de faire croître avec succès des SiNWs et des CNTs dans un empilement poreux. En fin, une étude basée sur un masque de silice réalisé par lithographie a été menée pour fabriquer un empilement poreux localisé, ce qui est capital pour protéger certaines régions sensibles de l-échantillon de toutes les étapes de fabrication du transistor.

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Keywords : silicon nanowires carbon nanotubes porous alumina

keyword : nanofils de silicium nanotubes de carbone alumine poreuse





Author: Emmanuel Lefeuvre -

Source: https://hal.archives-ouvertes.fr/



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