en fr Design and implementation of the decision unit of the first level trigger system of the LHCb detector at the Large Hadron Collider LHC. Conception et réalisation de lunité de décision du système de déclenchement de preReport as inadecuate




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1 LPC - Laboratoire de Physique Corpusculaire - Clermont-Ferrand

Abstract : The LHCb experiment is installed at the Large Hadron Collider at CERN. In order to reduce the amount of data storage, a trigger system is required. The Level-0 Decision Unit L0DU is the central part of the first trigger level. It is a full custom 16 layers board using advanced FPGA. The L0DU receives information from the Level-0 sub-triggers via high speed optical links running at 1.6 Gb-s. The processing is implemented using a 40 MHz synchronous pipelined architecture. It performs a simple physical algorithm to compute the trigger decision in order to reduce the data flow down to 1 MHz for the next trigger level. The design FPGA is mainly composed by a Partial Data Processing PDP and a Trigger Definition Unit TDU. The aim of the PDP is to adjust the clock phase, perform the time alignment, prepare the data for the TDU and monitor the data processing. The TDU is flexible and allows to fully re-configure all the trigger conditions without any re-programming the FPGA.

Résumé : Le détecteur LHCb est l-une des quatre expériences de physique des particules installées sur la nouvelle chaîne d-accélération LHC Large Hadron Collider du CERN à Genève. Afin de réduire la quantité de données destinées au stockage pour les analyses hors ligne, un dispositif de sélection en ligne des collisions intéressantes selon la physique à étudier est mis en place en parallèle de la chaîne d-acquisition des données. Ce dispositif est composé d-un premier niveau niveau 0 réalisé par un système électronique complexe et d-un second niveau de sélection réalisé par informatique HLT High Level Trigger. L-unité de décision de niveau 0 L0DU est le système central du niveau 0 de déclenchement. L0DU prend la décision d-accepter ou de rejeter la collision pour ce premier niveau à partir d-une fraction d-informations issues des sous-détecteurs les plus rapides 432 bits à 80 MHz. L-unité de décision est un circuit imprimé 16 couches intégrant des composants de haute technologie de type FPGA Field Programmable Gate Array en boîtier BGA Bill Grid Array. Chaque sous-détecteur transmet ses informations via des liaisons optiques haute vitesse fonctionnant à 1,6 Gbit-s. Le traitement est implémenté en utilisant une architecture pipeline synchrone à 40 MHz. L-unité de décision applique un algorithme de physique simple pour calculer sa décision et réduire le flot de données de 40 MHz à 1 MHz pour le niveau de sélection suivant. L-architecture interne se compose principalement d-un traitement partiel des données destiné à l-ajustement des phases d-horloge, à l-alignement en temps et à la préparation des données pour la partie définition des déclenchements TDU. L-architecture développée permet de configurer et de paramétrer l-algorithme de prise de décision via le système de contrôle général de l-expérience ECS Experiment Control System sans avoir à effectuer une reprogrammation des FPGA.

Mots-clés : LHC LHCb L0DU FPGA





Author: J. Laubser -

Source: https://hal.archives-ouvertes.fr/



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